somando os dois pinos para entrada de clock e reset, vc tem os 21 pinos. fica meio apertado... mas como vc tem microcodigo, poderia facilmente reduzir para 12 pinos adicionando um segundo ALE para decodificar A[15:8] a partir de D[7:0]. qualquer acesso ao bus ficaria entao com 3 clocks: no primeiro clock vc teria ALE1 com A[15:8], no segundo clock ALE2 com A[7:0] e no terceiro clock vc teria RD ou WR com D[7:0]. assim, alem da FPGA, vc teria dois latches 74F373. com os pinos que sobram vc pode integrar uma glue-logic e ter pinos que facilitam o design externo, como chip-selects para ROM, RAM e IO. daih alem dos latches vc jah ligaria direto uma EPROM, SRAM e IO (vc pode usar outra FPGA low-cost para IO).
agora, a vantagem de selecionar uma FPGA maior eh que, alem de ter mais pinos, ela provavelmente vai ter bancos de SRAM integrada on-chip, que vc pode usar como ROM e RAM, deixando os pinos da FPGA totalmente livres para operar como IO (como provavelmente vai ter mais logica, vc pode ter o IO integrado na mesma FPGA).
