duvida

[rebelk]

no codigo abaixo , alguem poderia me da um dica de como funciona a parte da descrição em vhdl .


este é a parte da descrição ( tmp = tmp(6 downto 0)& SI; ) .
o resto da descrição eu entendo.

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library ieee;use ieee.std_logic_1164.all;
entity shift is port( C, SI : in std_logic;
PO : out std_logic_vector(7 downto 0));
end shift;

architecture archi of shift is
signal tmp: std_logic_vector(7 downto 0);
begin
process (C)
begin
if (C'event and C='1') then
tmp = tmp(6 downto 0)& SI; -- << como funciona isso
end if;
end process;
PO = tmp;
end archi;

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[Iran]

Não tenho bem certeza mas me parece que

O sinal tmp é deslocado 1 bit para a esquerda e no bit 0 entra o valor da entrada SI


tmp novo = tmp(6) tmp(5) tmp(4) tmp(3) tmp(2) tmp(1) tmp(0) SI

Zé Iran.