ASM51

achei incrivelmente barato... serah que 320 LUTs e 21 GPIOs servem para alguma coisa? +_+

http://www.digikey.com/product-detail/e ... ND/3974680

serah que 320 LUTs e 21 GPIOs servem para alguma coisa?

Pô, Marcelo, era justamente isto que eu ia te perguntar!

xultz escreveu:

serah que 320 LUTs e 21 GPIOs servem para alguma coisa?

Pô, Marcelo, era justamente isto que eu ia te perguntar!

tem um kit de desenvolvimento de 25 dolares tb:

http://br.mouser.com/new/Lattice-Semico ... stick-kit/

eh uma FPGA de 1280 LUTs e 64Kbit... eh mais ou menos metade da capacidade de uma XC3S100E, entao cabe bastante coisa se vc for criativo. agora, naquela pequena de 320 LUTs vc tem que ser MUITO criativo! mas provavelmente ela eh muito melhor que uma CPLD...

Não sei muito qual é a diferença de uma LUT de um PLA para uma marcro-célula de um CPLD, mas ao menos na revista Saber Eletronica há um artigo do professor Augusto Einsfieldt ( se não me engano, edição 359 - ele publicou várias... ), que ensinava como criar uma interface de I/O para I2C com um CPLD da XILINX, utilizando menos da capacidade total de 36 macro-células do CPLD utilizado.

O fato é que se não tiver nenhuma lógica sequencial nesse PLA aí ( ou tiver poucos FFs ), relamente terá pouca flexibilidade para a atender á maioria das aplicaçoes.



+++

eu tambem gostaria de saber a diferença...!

entao, sao 384 e 1280 LUTs + FFs respectivamente no componente lah baratinho e no componente que vai no kit de desenvolvimento. para constraste, a menor FPGA da Xilinx hoje em dia eh a XC3S50A com encapsulamento de 144 pinos e oferece 1408 LUTs + 1408 FFs.

aparecemente a lattice usa LUTs de 4 bits similares aos usados na XC3S50A, daih eu ateh consigo ter uma referencia de consumo: um core RISC de 16 bits, por exemplo, consome consome 490 LUTs + 109 FFs, sintetizando para rodar a 116MHz e sobram muitas LUTs + FFs para IO. na FPGA do kit da lattice acredito que caiba tranquilo, inclusive com vantagens em relacao ao modelo mais barato da xilinx: a XC3S50A possui 3 blockRAMs de 2KB enquanto o modelo usado no kit da lattice possui 16 blockRAMs de 4KB. outra vantagem legal eh que essas FPGAs pequenas da lattice jah possuem FLASH on-chip para manter a programacao! (:

em relacao a CPLD, eu testei sintetizar o mesmo core RISC em uma XC2C512, que eh a maior coolrunner2 da minha versao do ISE, com 512 macrocelulas, mas nao roda pq o core RISC pq pede 991 macrocelulas + 385 FFs, mas a CPLD tem apenas 512 macrocelulas + 512 FFs. o consumo de elementos logicos praticamente dobrou e o consumo de FFs quadriplicou! isso ocorre nao apenas pq as LUTs sao mais flexiveis em funcionalidade que as macrocelulas, mas tambem pq as LUTs funcionam como arrays de 16xFFs. como as macrocelulas da CPLD nao possuem isso, o consumo de FFs aumentou drasticamente.

nao sei se daria para balancear o uso de LUTs e FFs na FPGA menor da lattice ao ponto de conseguir acomodar o core RISC de 16 bits. em teoria parece plenamente possivel e, se isso realmente se efetivar, essa FPGA de 1.60 USD estaria acomodando 2x a capacidade de uma CPLD de 40 USD! +_+

legal

6 anos atras eu vi rodando uclinux num LATTICE

Marcelo, você que parece ter muita experiência nesse mundo de FPGA/CLPD poderia dar alguns exemplos do que poderíamos fazer com essa de 384 LUTS ?

Rodrigo_P_A escreveu:Marcelo, você que parece ter muita experiência nesse mundo de FPGA/CLPD poderia dar alguns exemplos do que poderíamos fazer com essa de 384 LUTS ?

se eu soubesse nao teria comecado a thread com um post "sera que 320 LUTs e 32 GPIOs servem para alguma coisa?" hahaha

É, faz sentido kkkkk

Dá pra fazer placas de desenvolvimento de baixo custo com ele.

bom, eu instalei o icecube2 da lattice para dar uma olhada... eu nao consegui testar a FPGA menor de 320 LUTs pq nao pensei em nada util para fazer com apenas 320 LUTs, entao testei a maiorzinha que vem naquele kit de 25 dolares, a HX1K (4.90 USD na digikey). ela eh meio equivalente em area com uma XC3S50AN (9.90 USD na digikey) e o teste q eu fiz foi com um core RISC de 16-bits que consomiu em torno de 480 LUTs em ambas as FPGAs, ou seja, aproximadamente 30% das LUTs em ambos os casos. de fato, poderia ter comparado com a 50A (6.20 USD), mas como a HX1K tem PROM on-chip, a 50AN seria mais comparavel.

bom, a diferenca de preco eh grande, mas plenamente justificada: o ISE da xilinx informou que o core poderia rodar a 132MHz na 50AN, enquanto que o icecube2 da lattice conseguiu apenas 56MHz na HX1K. outro detalhe importante para processamento de sinal: na 50AN tem 3 multiplicadores 18x18 bits em hardware e a HX1K nao tem nenhum.

em relacao a ferramenta, nao tem comparacao: o ISE da xilinx eh realmente muito melhor. e olha que eu estava usando o ISE 10.1! +_+

Marcelo

Da para portar a nossa m++ para este modelo da Lattice ?
www.inf.furb.br/~maw/mmaismais/
Vai ter 2 eeproms de internas para as microinstrucoes.

tcpipchip escreveu:Marcelo

Da para portar a nossa m++ para este modelo da Lattice ?
http://www.inf.furb.br/~maw/mmaismais/
Vai ter 2 eeproms de internas para as microinstrucoes.

eu dei uma olhada rapida no artigo, nao vi nada muito complexo e acredito que cabe tranquilo. soh que na conversao para verilog vc vai ter q otimizar o tamanho da memoria de microcodigo e a quantidade de pinos, se for pensar naquela FPGA de 1.60 USD, pq ela soh tem 384 LUTs e 21 pinos de GPIO.

Ahh, sim, vou ter que pensar FPGA com mais pinos.