Dúvida VHDL: precedencia na declaração de Enable e Clock

[andre_luis]

Marcelo, seria possível explicar as vantagens do Verilog sobre o VHDL de forma que um semi-analfabeto como eu consiga entender?

Essa explicação aqui do Marcelo vale por um curso completo :

viewtopic.php?f=18&t=16290&p=124537#p124529

[msamsoniuk]

Marcelo, seria possível explicar as vantagens do Verilog sobre o VHDL de forma que um semi-analfabeto como eu consiga entender?

eh simples xuxu: se vc eh fluente em C (e quase todo mundo entende C), entao nao eh dificil ficar fluente em verilog. em contrapartida, para vc ficar fluente em VHDL, vc teria que ser fluente em ADA... e daih fodeu neh! :v

[mastk]

Muito bem, trai o movimento VHDL e de fato o Verilog eh muito mais facil e eficiente.