Uma solução que estou verificando até o momento, é descrever uma porta AND em cada pino que preciso verificar e ao ocorrer alguma alteração de estado lógico, armazenar os pinos no buffer e disparar o envio na UART
tcpipchip escreveu:Se não tens tempo para estudar FPGA,
Sugiro os NXP de 600Mhz
Ou
alguns chips FTDI
ou
COG da propeller
ou
FF 74F
aluis-rcastro escreveu:Uma solução que estou verificando até o momento, é descrever uma porta AND em cada pino que preciso verificar e ao ocorrer alguma alteração de estado lógico, armazenar os pinos no buffer e disparar o envio na UART
Não parece ser apenas resolvido com logica combinacional; um registrador[0..55] poderia armazenar o valor das entradas da porta, e comparar com a proxima leitura atravez de um array de XOR um a um, de modo que o n-esimo pino diferente, iria passar o nésimo bit desse array de zero para um; qualquer valor diferente de zero nesse registrador poderia ser o disparo da UART. E claro, considerando que o estado desse n-ésimo pino persistisse, na proxima passada, a comparação iria dar zero, pois o valor anterior seria carregado para o atual. Se eu fosse voce, faria um rabisco da ideia antes de codificar, parece simples realmente como voce disse.
tcpipchip escreveu:Marcelo G
Se quiseres, podemos fazer junto a tua aplicação no ALTERA...
Eu já trabalhei com PALASM, ABEL (coisa de velho) e com ALTERA (HDL) em 1995...sintetizei no passado nosso processador M+ (junto com GALS, PALS)
Tenho umas ideias para facilitar tua vida...tens algum kit da ALTERA por ai ?
tcpipchip escreveu:QUAL KIT TENS AI ?
tcpipchip escreveu:legal! Pena que está muito caro!
Estou aqui na briga portando a M+++ para ele...
Não estou conseguindo fazer os saltos (CALL) com pilha...alguma microinstrução que estou errando...
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