VerilogHDL Vs VHDL

[lmdmendes]

Ola

Eu estou me iniciando em FPGAs, já tenho algum conhecimento de Verilog em CPLDs da Xilinx, mas vou ter que trabalhar com FPGAs da Altera, no local onde vou trabalhar têm preferência em trablahar com VerilogHDL, tendo eu ja bases de Verilog será mais fácil para mim.
Contudo gostaria de saber quais a diferenças a nível pratico, em trabalhar com VerilogHDL ou VHDL? Diferenças a nível de simplicidade, rodução de código, potencialidades e robustez?

Se alguém poder dar uma ajuda agradecia, bem como conselhos.

Um Abraço

[Peters]

Cara, isso é como discutir Microchip X Freescale, C x Assemby, e tantas autras... Não chega a lugar algum.

Meu conselho, saiba as DUAS!
Vc sempre vai se deparar com as duas. E com a vantagem de se poder usar as duas num mesmo projeto, sem problemas.

Vc pode até ser fanático por VHDL (p.ex.) mas uma hora ou outra vai se deparar com um IP Core em outra linguagem, e vai ter que se adaptar.

O VHDL é muito mais modular que o Verilog, mas esse por sua vez, na minha opinião é mais fácil de se programar, até pela sua semelhança ao C.

Mas em suma, o que vc faz com um, faz com outro.
Desempenho? Depende do seu código e não da linguagem!