operando em 1GHz vc possivelmente vai ter que tratar isso como se fosse um circuito de RF, e eu nunca vi nenhuma restricao neste sentido quanto a PCBs feitas em casa. o fato eh que isso na verdade obriga a simplificar o layout, pois ele deve ir da entrada ateh o ADC em um layer soh o mais reto possivel e os sinais do ADC devem ir para a FPGA em um layer soh e igualmente retos.
a deserializacao em barramentos mais largos daih acontece dentro da FPGA, portanto acaba aih qq problema. se vc usar um modelo maior, com mais dual-port RAM interna, talvez nem precise de buffers externos. daih apenas barramentos mais lentos saem dela. se for saida de video direto, estamos falando de uns 50MHz ateh o DAC e se for GbE sao 125MHz ateh o PHY. mas se vetorizar tudo, nao tem pq sair com GbE e fast-ethernet jah seria suficiente. daih o RMII jah reduz para 50MHz.
o maior pepino mesmo seria fazer a logica dentro da FPGA.
note que para uma amostragem de 1 Gsample/s e janela de 1000 amostras, vc teria 1 milhao de janelas para processar. em uma abordagem mais simples, vc pegaria 75 delas e jogaria o resto fora. em abordagens mais elaboradas, como processar a media, vc poderia jah fazer o calculo em tempo real, assim estaria sempre trabalhando com apenas um buffer de 1000 amostras e jogando isso para fora 75x por segundo.
os circuitos que eu conheco para RF na faixa de UHF usam apenas 1 layer mesmo tendo a disposicao outros 7 para usar, entao eu diria que uma PCB feita em casa com um layer eh perfeitamente valida para trabalhar com RF. mas claro, analogico nao eh muito minha praia...
quem manja mais de analogico eh o djalma, ele poderia dizer se eh por aih ou nao.
Aquino escreveu:Marcelo Samsoniuk escreveu:para fazer algo realmente bom, nao teria como fugir de uma FPGA, mas daih jah estamos falando em um algo realmente avancado demais!
entao o negocio eh o rcakto ignorar os comentarios seguintes!
no caso de um ADC de 1 Gsample/s precisaria receber o fluxo de dados como dois barramentos diferenciais de 500 Mbps cada, sendo que cada linha diferencial no barramento precisa abrir em pelo menos 4 bits, para reduzir o fluxo para 125 MHz. entao as 16 linhas de entradas jah viram 64 linhas e eh dessa forma que precisaria ser processado para poder mastigar 1 Gsample/s.
daih na FPGA a vida fica facil, pq alem de ter capacidade de interfacear com um ADC hi-speed, tem como bufferizar em dual-port SRAM e processar usando multiplicadores on-chip. daih para fazer a saida o negocio era jah meter ficha em um monitor normal 1280x1024 ou entao vetorizar e fazer saida por um GbE para receber via rede em um X server qualquer.
eu acho que se o rcakto comecar com o ADC on-chip do LPC mesmo, com o tempo ele vai acabar entendendo o que estou dizendo!Aquino escreveu:Se fosse pra fazer algo bom mesmo o legal seria utilizar aquele ADC com buffer e um mcu com USB e livra-se do LCD. Fazer a visualização no PC(ou MAC) fica mais barato. Assim também se economiza os pila que ia gastar nesse treco.
Legal, dá pra fazer uma placa no ferro de passar?
